台湾積体電路製造（TSMC）は4月22日、次世代の半導体プロセス「A13」を発表した。人工知能（AI）や高性能コンピューティング（HPC）向け需要の急拡大を背景に、先端半導体製造での優位性をさらに強化する狙いがある。発表は、米カリフォルニア州サンタクララで開催した「2026年TSMC北米テクノロジー・シンポジウム」で行われた。
チップ面積を約6％縮小、省電力性も向上
A13は、TSMCが先に公表していたA14ノードを基盤とする次世代プロセスで、チップ面積を約6％縮小しつつ、電力効率を改善する。実装面積を抑えながら、より多くの演算機能を同一スペースに集積できるため、AIやHPC向け用途で重要性が一段と高まる設計効率の向上につながる。
A13はA14の設計ルールとの完全な互換性も維持する。既存設計を大幅に変更せずに移行できるため、顧客企業にとっては開発期間の短縮や移行リスクの低減が期待できる。TSMCによると、A13の量産開始は2029年を予定しており、A14の量産開始から1年後の投入となる。
AI需要の拡大が技術ロードマップを左右
TSMCはA13を、急拡大するAIワークロードへの対応を支える中核技術の一つと位置づける。データセンター、モバイル機器、エッジデバイスに至るまで、より高い性能と優れた電力効率の両立が求められているためだ。
魏哲家（C.C. Wei）董事長兼最高経営責任者（CEO）は、顧客企業が将来の製品サイクルを支える先端シリコン技術の継続的な投入を求めていると説明した。
同社はA13に加え、ロジック技術、2ナノメートル（nm）世代、3次元（3D）集積技術、特殊プロセス分野における開発の進展についても示した。2nmファミリーでは、処理速度や電力効率の段階的な改善を進めるほか、ダイ間の帯域を高める新たな3Dチップ積層技術も打ち出した。
CoWoS拡張でAI向け高密度実装を推進
AIモデルの大規模化に伴い、チップ単体の性能だけでなく、パッケージングやシステムレベルの統合設計が重要な制約要因になりつつある。TSMCは先端パッケージ技術「CoWoS（チップ・オン・ウエハー・オン・サブストレート）」の拡張を進めており、将来的には単一パッケージ内に大型演算ダイ最大10個、高帯域メモリー（HBM）スタック20基を搭載できる構成を想定している。
これにより、AIやデータセンター向けの処理密度を大幅に高めることが可能になる。あわせて、3Dシリコン積層技術の開発も進め、チップ間のデータ転送速度を高めながら消費電力の抑制を図る。大規模AIシステムで課題となるデータ移動の効率化に対応する狙いだ。
車載・ロボット分野にも先端製造を展開
TSMCは、先端製造技術の応用領域を車載やロボティクス分野にも広げている。AIを活用するこれらのシステムでは、高い信頼性と性能が求められるためだ。
同社は、ナノシートトランジスタを採用した初の車載向けプロセス「N2A」を発表した。従来の車載向けノードと比べ、同一消費電力で最大20％の性能向上を見込む。
このほか、ディスプレイドライバー向け高電圧プロセスなどの特殊技術も投入する。スマートフォンやニアアイディスプレーの電力効率向上を図るもので、スマートグラスやヒューマノイドロボットなど、今後の成長が見込まれる新分野への展開も視野に入れている。
AI半導体競争で総合力を強化
A13の発表は、世界の半導体各社がAIブームを支えるインフラ需要の取り込みを競う中で行われた。TSMCのロードマップは、先端ロジックだけでなく、パッケージングやシステムレベル設計を組み合わせた統合型ソリューションへ軸足を移しつつあることを示している。
AI需要の拡大が続く中、TSMCは性能、電力効率、拡張性の改善を積み重ねることで、世界の半導体サプライチェーンにおける中核的な地位の維持を目指す構えだ。
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編集：梅木奈実 （関連記事： TSMC 3ナノはなぜ台湾に残ったのか 前科技部長が明かす2017年の極秘会談 ｜ 関連記事をもっと読む ）
